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                SystemVerilog Testbench培訓班
       入學要求

            學員學習本課程應具備下列基礎知識:
            ◆ 有數字電路設計和硬件描述語言的基礎或自學過相關課程。

       班級規模及環境
           為了保證培訓效果,增加互動環節,我們堅持小班授課,每期報名人數限3到5人,多余人員安排到下一期進行。
       上課時間和地點
    上課地點:【上海】:同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】:電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】:北京中山學院/福鑫大樓 【南京分部】:金港大廈(和燕路) 【武漢分部】:佳源大廈(高新二路) 【成都分部】:領館區1號(中和大道) 【沈陽分部】:沈陽理工大學/六宅臻品 【鄭州分部】:鄭州大學/錦華大廈 【石家莊分部】:河北科技大學/瑞景大廈
    最近開課時間(周末班/連續班/晚班)
    SystemVerilog Testbench培訓班:2024年1月8日
       學時
         ◆課時: 共5天,30學時

            ◆外地學員:代理安排食宿(需提前預定)
            ☆注重質量
            ☆邊講邊練

            ☆合格學員免費推薦工作

            ☆合格學員免費頒發相關工程師等資格證書,提升您的職業資質

            專注高端培訓15年,曙海提供的證書得到本行業的廣泛認可,學員的能力
            得到大家的認同,受到用人單位的廣泛贊譽。

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       最新優惠
           ◆團體報名優惠措施:兩人95折優惠,三人或三人以上9折優惠 。注意:在讀學生憑學生證,即使一個人也優惠500元。
       質量保障

            1、培訓過程中,如有部分內容理解不透或消化不好,可免費在以后培訓班中重聽;
            2、培訓結束后免費提供半年的技術支持,充分保證培訓后出效果;
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                 SystemVerilog Testbench培訓班

     

    Overview
    ????? In this hands-on workshop, you will learn how to develop a VMM SystemVerilog test environment structure which can implement a number of different test cases with minimal modification. Within this VMM environment structure, you will develop stimulus factories, check and coverage callbacks, message loggers, transactor managers, and data flow managers. Once the VMM environment has been created, you will learn how to easily add extensions for more test cases.
    ????? After completing the course, you should have developed the skills to write a coverage-driven random stimulus based VMM testbench that is robust, re-useable and scaleable.
    Objectives
    At the end of this workshop the student should be able to:
    • Develop an VMM environment class in SystemVerilog
    • Implement and manage message loggers for printing to terminal or file
    • Build a random stimulus generation factory
    • Build and manage stimulus transaction channels
    • Build and manage stimulus transactors
    • Implement checkers using VMM callback methods
    • Implement functional coverage using VMM callback methods
    Audience Profile
    ????? Design or Verification engineers who develop SystemVerilog testbenches using VMM base classes
    Prerequisites
    ????? To benefit the most from the material presented in this workshop, students should:
    Have taken the SystemVerilog Testbench workshop
    OR
    • Generating OpenVera testbench templates
    • Creating/Using OpenVera Virtual Ports
    • Developing testbench components as OOP classes
    • Creating Coverage Group for functional coverage
    Course Outline
    1
    • SystemVerilog class inheritance review
    • VMM Environment
    • Message Service
    • Data model
    2
    • Stimulus Generator/Factory
    • Check & Coverage
    • Transactor Implementation
    • Data Flow Control
    • Scenario Generator
    • Recommendations
     
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