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          數字設計培訓班
       入學要求

            學員學習本課程應具備下列基礎知識:
            ◆ 電路系統的基本概念。

       班級規模及環境
           為了保證培訓效果,增加互動環節,我們堅持小班授課,每期報名人數限3到5人,多余人員安排到下一期進行。
       上課時間和地點
    上課地點:【上!浚和瑵髮W(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】:電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】:北京中山學院/福鑫大樓 【武漢分部】:佳源大廈(高新二路) 【南京分部】:金港大廈(和燕路) 【成都分部】:領館區1號(中和大道)
    最近開課時間(周末班/連續班/晚班)
    數字設計高級培訓班:2024年1月8日
       學時
         ◆課時: 共5天,30學時

            ◆外地學員:代理安排食宿(需提前預定)
            ☆注重質量
            ☆邊講邊練

            ☆合格學員免費推薦工作

            ☆合格學員免費頒發相關工程師等資格證書,提升您的職業資質

            專注高端培訓15年,曙海提供的證書得到本行業的廣泛認可,學員的能力
            得到大家的認同,受到用人單位的廣泛贊譽。

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       最新優惠
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       質量保障

            1、培訓過程中,如有部分內容理解不透或消化不好,可免費在以后培訓班中重聽;
            2、培訓結束后免費提供半年的技術支持,充分保證培訓后出效果;
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            數字設計高級培訓班
    課程說明
    ????? 本課程講授基于Synopsys EDA tools構成的ASIC/SOC數字電路前端開發流程,學員通過運用數字邏輯、硬件描述語言完成一個中等規模的專題項目設計,在課程過程中掌握數字集成電路的coding、仿真、綜合、靜態時序分析、可測性設計、一致性驗證等一系列數字電路前端流程中的設計技巧,最終使學員達到能獨立完成中等規模電路模塊的前端設計水平。授課包括如下內容:
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    1、IC前端設計詳細流程介紹
    ????? 以汽車油箱油量檢測器的開發為例,演示和介紹IC芯片前端,從產品分析、功能劃分到芯片綜合、形式驗證以及靜態時序分析的詳細開發流程。
    2、Unix基本應用
    ????? 講述Unix的基本文件目錄結構、文件編譯器、常用命令,以及項目的database結構和版本管理基礎。
    3、代碼編寫及仿真技巧
    ????? 系統介紹verilog語法規范、語言與電路實現之關系,以及RTL仿真技術、RTL代碼編寫技巧、控制單元和數據通路單元的實現技巧、基于Verilog語言的測試編碼技巧,功能驗證及Testbench搭建的技巧。
    4、綜合技術
    ????? 講述綜合基礎、組合電路與時序電路、基于TCL的綜合流程、綜合策略、設計環境和設計約束的制定、綜合優化的技巧、實現優化結果的可綜合代碼編寫技術等。
    5、可測試設計技術
    ????? 基于Synopsys DFT compiler的DFT技術,介紹可測性設計技術、組合電路和時序電路的測試方法、基于TCL的DFT設計實現的基本流程。
    6、靜態時序分析技術
    ???? 基于Synopsys PT的靜態時序分析技術,介紹靜態時序分析、基于TCL技術的處理過程和常用的時序分析方法。
    7、一致性驗證技術介紹
    ???? 介紹一致性驗證技術,使學員了解基于Synopsys Formality 的一致性驗證方法。
    8、Cache控制器專題項目
    9、實際電流鏡設計
    10、基準源設計與hspice使用技巧
    11、運放設計與hspice使用技巧,二級運放,RC二級運放
    12、比較器、振蕩器設計
    13、電源系統設計(LDO)原理、結構、設計
    14、Virtuoso LE使用與drc, lvs、版圖設計實例
    15、電源系統設計(DC-DC)
    項目實踐:
    ????? 本課程專題實驗是構造一個8位CPU(8051)的外部Cache控制器,用于實現CPU通過LPC協議(Intel的一種主板總線協議)訪問外部LPC FW Hub(Burst訪問)的執行程序。本項目包括CPU core接口模塊,控制狀態寄存器模塊,two-way組相聯的cache控制模塊,SRAM控制模塊,LPC 接口模塊。學員可以從中學習如何從IP,標準接口spec和Cache算法入手,進行項目的Architecture設計,完成模塊劃分,設計spec和RTL代碼,建立仿真計劃和仿真環境,完成整個項目的功能仿真到綜合、STA,以及一致性驗證,實現一個較完整的SOC設計流程。設計規模在萬門級。在0.25um工藝庫下,頻率不小于100MHz。
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    培訓目標
    ?????? 幫助學員熟悉并掌握典型數字ASIC/SOC芯片前端開發流程和設計技巧,以及相關設計軟件的使用,課程結束后學員可積累相當于1年左右的實際工作經驗,能夠獨立完成ASIC/SOC中等模塊的前端設計。
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    培訓環境
    ?????? 提供由Sun工作站、DELL服務器、Solaris Unix操作系統、惠普HP-Unix操作系統、RedHat Linux操作系統,以及Cadence、Synopsys、Mentor、Magma等主流EDA設計軟件組成的高端IC設計培訓環境。技術論壇bbs.bjicpark.com為您隨時提供幫助!
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    報名要求:有數字電路設計和硬件描述語言的基礎或自學過相關課程。
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    適用對象:初步熟悉IC設計前端工作但缺乏項目經驗者。
     
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